Исследователи представили архитектуру для формально верифицируемых операций с плавающей запятой (FP32 и BF16) в языке описания оборудования ARCH. Этот язык специально разработан для генерации аппаратных схем с помощью языковых моделей. Единый исходный код позволяет автоматически получать синтезируемые описания, обеспечивая корректность вычислений на уровне аппаратной логики для современных ИИ-ускорителей.
Разработка решает проблему надежности кода, создаваемого нейросетями для проектирования микросхем. Вместо написания отдельных реализаций для каждого типа операций, система использует промежуточное представление (IR) на основе битовых векторов. Это гарантирует, что все арифметические действия — от сложения до операций слияния (FMA) — соответствуют стандарту IEEE-754 и проходят строгую формальную проверку перед синтезом.
Такой подход критически важен для автоматизации проектирования специализированного «железа» под задачи ИИ. Использование верифицируемых типов данных позволяет минимизировать ошибки при генерации RTL-кода (Register Transfer Level), что ускоряет цикл разработки кастомных вычислительных модулей и повышает их предсказуемость при работе с нейросетевыми нагрузками.
Ключевые факты
- Реализована поддержка стандартов IEEE-754 для форматов binary32 (FP32) и bfloat16 (BF16).
- Поддерживаемые операции включают сравнение, преобразование типов, сложение, вычитание, умножение и операцию FMA (fused multiply-add).
- Система использует единый источник кода для генерации трех различных представлений, включая синтезируемый код для аппаратной реализации.
- Архитектура ARCH ориентирована на автоматизированную генерацию аппаратных описаний с помощью LLM, обеспечивая математическую корректность результата.